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연결된 경로 필터링 기술로 가능해진 2개 이상의 불량 칩 패턴 인식
디리클레 과정과 2가지 단계를 거침으로써 패턴을 이루지 않는 낱개의 불량 칩을 제거하고 혼재된 불량 칩 패턴 효율적으로 인식해
[450호] 2018년 08월 21일 (화) 김유빈 기자 betty4003@kaist.ac.kr

 산업및시스템공학과 김희영 교수 연구팀이 반도체 기판 제조공정 중 불량 칩으로 이루어진 패턴들을 탐지하는 연결된 경로 필터링(Connected-Path Filtering, CPF) 기술을 개발했다. 이번 연구는 지난 2월 <인더스트리얼 앤 시스템 엔지니어링(Industrial and Systems Engineering)>에 게재되었다.

 

여러 개의 혼재된 패턴 인식은 어려워

 반도체 기판 제조공정은 기판 위에 복잡한 집적회로*를 제작해야 한다. 따라서 그 과정에서 발생하는 여러 불량 칩을 선별해내는 과정이 중요하다. 또한, 해당 불량 칩의 선별 과정은 기판 가공 후 다른 공정이 진행되기 전에 선행되어야 한다. 기존에는 불량 칩의 패턴을 낱개로 선별할 수밖에 없어 여러 개의 불량 칩 패턴이 섞여 있을 때 이를 단번에 탐지하는 것이 불가능했다. 최근 반도체 기판 제조공정이 복잡해지면서 여러 개의 불량 칩 패턴이 하나의 기판 안에 혼재된 경우가 빈번해졌고, 이에 따라 여러 패턴을 한 번에 탐지할 수 있는 기술의 필요성이 부각되어 왔다.

 

특정 공정과 연관된 불량 칩 군집 유형

 이번 연구가 대상으로 한 불량 칩 군집의 유형은 원형, 고리형, 스크래치(Scratch)형, 샷(Shot)형, 존(Zone)형의 크게 5가지이다. 이전 연구들에 의해 각각의 유형은 특정 공정에 결함이 있음을 암시한다는 것이 알려져 왔다. 예를 들어 고리형의 불량 칩 패턴이 발견되는 경우, 여러 기판을 쌓는 과정에서 해당 접합 부분이 어긋나는 결함이 발생했음을 뜻한다. 또한, 원형의 불량 칩 패턴이 발견되는 경우는 웨이퍼를 수평으로 깎는 화학적 기계 연마 공정**(Chemical Mechanical Polishing, CMP)이 제대로 수행되지 못했음을 뜻한다. 

 

디리클레 과정으로 분석할 군집 선별해

 연구팀은 디리클레 과정(Dirichlet Process, DP)을 이용해 여러 개의 불량 칩 패턴을 정확하게 군집화하는 데 성공했다. 이번 연구에서는 관측된 공간(Observed Space)의 요소들을 공간 필터링을 통해 잠재된 공간(Latent Space)으로 옮겨 해당 데이터를 분석하는 수학적 알고리즘에 DP가 사용되었다. 잠재된 공간이란 실제 관측된 공간을 분석에 용이하도록 변형한 공간을 뜻한다.

 이번 연구는 크게 2가지 단계를 거쳐서 불량 칩 패턴을 탐지했다. 우선 1단계에서 연구팀은 무작위한 낱개의 불량 칩들을 제거했다. 이때 제거하는 불량 칩은 일정한 길이 이상의 패턴을 형성하지 않는 칩으로 제한했다. 패턴을 이루지 않을 불량 칩만 정확하게 데이터에서 삭제해야 하기 때문에 이는 매우 정교한 작업이다. 이어 2단계에서 연구팀은 불량 칩을 무작위로 제거한 후 기판에 남아있는 불량 칩 중 일정한 패턴을 이루는 군집을 선별해냈다. 

 

복잡한 기판 내 결함 추적 가능해져 

 연구팀이 개발한 CPF는 반도체 기업인 SK 하이닉스에서 제공한 불량 기판을 대상으로 이미 검증까지 끝마친 상태이다. 이번 연구를 통해 복잡한 불량 기판을 탐지할 수 있음을 확실히 증명함으로써 단순한 불량 기판을 탐지할 확률이 높아졌으며, 보다 복잡한 불량 기판을 손쉽게 배제할 가능성도 높아졌다. 

 김 교수는 “기존에는 여러 패턴이 혼재된 불량 기판의 경우, 정확히 몇 개의 패턴이 어디에 분포해 있는지 분석할 수 없었다”며, “이번 연구를 통해 복잡한 반도체 기판 제작공정을 한층 더 정밀하게 검증할 수 있을 것이다”라고 전망했다.

 

집적회로*

반도체 기판에 여러 소자를 복합적으로 배치해 회로로써 기능하도록 설계한 소자.

화학적 기계 연마 공정**

기판 표면에 화학적 반응을 일으켜 요철 부분을 평탄화하는 기술.

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